Augmentation de la Durée d’Opérabilité d'un Circuit Multiprocesseur basé sur l'Architecture ouverte et libre RISC V

Les architectures de calcul actuelles doivent répondre à de nombreux défis scientifiques et sociétaux. D’un point de vue scientifique, l’augmentation des performances et de l’efficacité énergétique reste sans aucun doute l’objectif premier de leur évolution, et la technologie, permettant d’intégrer toujours plus de transistors, facilite la conception d’architectures parallèles basées sur des multicœurs. Pour pouvoir échanger de l’information entre les cœurs de calcul, ces architectures sont organisées autour d’un médium de communication de type réseau sur puce offrant de la souplesse et de l’efficacité [3,4].

D’un point de vue sociétal, des problématiques de réduction de l’empreinte énergétique de l’électronique et de lutte contre l’obsolescence sont de plus en plus prégnantes et doivent être intégrées dès la phase de conception. L’intégration au plus tôt de ces contraintes vise à permettre la conception de circuits efficaces, tolérants aux fautes et donc durables dans le temps [5, 6]. En effet, l’apparition de fautes peut être provoquée par (a) le contexte d’utilisation du circuit (rayonnement électromagnétique, particules, …) mais également (b) par le vieillissement du composant [7].En réponse à ces défis, la conception d’architectures de calcul ouvertes et résilientes aux fautes est une voie de recherche qu’il convient de développer et d’amplifier pour proposer une électronique soutenable répondant toutefois aux attentes applicatives.

Les travaux que nous proposons dans ce sujet de thèse adressent ces problématiques et s’articulent autour de la tolérance aux fautes permanentes des réseaux sur puce intégrés dans les architectures multicœurs ouvertes. L’objectif principal vise à proposer des architectures plus résilientes aux fautes, notamment celles liées au vieillissement, ce qui permettra de lutter contre l’obsolescence en allongeant la durée de vies des équipements électroniques en général.

Alors que de nombreux travaux ont adressé la robustification des cœurs de calcul [1,2], nous proposons de focaliser nos travaux sur le réseau d’interconnexion [8, 9]. En s’appuyant sur l’architecture ouverte et libre du jeu d’instructions RISC V, nous proposons d’investiguer le couplage entre les cœurs de calcul et les routeurs associés du réseau sur puce. Notre proposition vise à revoir la conception du routeur d’un réseau sur puce en proposant de le décliner comme une extension matérielle du cœur et de le contrôler au travers de l’extension du jeu d‘instructions de ce dernier. Le routeur sera doté de capacités de détection de fautes et de contournement de celles-ci.

Du point de vue du cœur de calcul, le routeur sera donc vu comme un accélérateur spécialisé, et l’extension du jeu d’instructions offrira au système d’exploitation la flexibilité nécessaire pour réagir en cas de fautes. Des fautes locales, voire plus distantes obtenues par propagation d’informations de routeur à routeur, pourront être détectées, et analysées en vue d’enclencher les stratégies adéquates pour répondre aux contraintes de l’application et en adéquation avec les capacités du système défaillant. Les techniques que nous proposerons dans ces travaux permettront donc de concilier i) performance, au travers d’un fort couplage entre les deux éléments étudiés (cœur de traitement et routeur), et ii) lutte contre l’obsolescence des circuits en s’assurant que le modèle de l’architecture disposera de capacités et dispositifs de résiliences. Enfin, en s’appuyant sur une architecture ouverte et libre, l’architecture RISC-V, ces travaux assureront la pérennité des systèmes conçus et une indépendance vis-à-vis des évolutions des architectures commerciales.

Ce sujet de thèse est en cohérence avec les thèmes de recherche de l’équipe TARAN puisqu’il adresse la conception de systèmes multicœurs tolérants aux fautes, faible consommation et libres d’accès. Les travaux proposés contribueront à l’une des problématiques sociétales majeures de l’électronique actuelle, la durabilité du matériel, et notamment celle des systèmes à base de processeurs. Par ailleurs, ces travaux renforceront l’expertise de l’équipe Taran en tant qu’acteur important du développement des architectures ouvertes qui participe à la soutenabilité et souveraineté de l’électronique de demain.