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Accélérations du temps en Signal

Localisation :Irisa/Inria Rennes

Equipe EP-ATR

Responsable : Thierry Gautier

(projet EP-ATR, e-mail : Thierry.Gautier@irisa.fr)

Mots-clés : systèmes réactifs, langages synchrones, sur-échantillonnage, interface synchrone-asynchrone, compilation.

Sujet : Parmi les langages synchrones, une caractéristique propre au langage Signal consiste en la possibilité de créer des instants entre deux instants d'une horloge existante. On a ainsi un mécanisme, appelé sur-échantillonnage, de création d'horloges « plus grandes » (plus fréquentes) que les horloges d'origine.

Les techniques de synthèse du contrôle implémentées dans le compilateur du langage Signal reposent sur la construction d'une arborescence d'horloges dont les racines sont des bornes supérieures des horloges du programme. Lorsqu'il y a une seule racine (une borne supérieure), il est possible de générer du code indépendant du contexte du programme, l'horloge de base pour cette génération étant cette racine. S'il y a plusieurs racines, on peut se ramener au cas précédent en ajoutant une racine artificielle ; l'utilisateur devra alors en général fournir des informations supplémentaires sur la présence des signaux d'interface (ajout de booléens).

Lorsque plusieurs sur-échantillonnages sont utilisés dans un programme, les horloges créées par ces sur-échantillonnages ne sont pas toujours comparables ; si de plus le nombre d'instants créés dépend de conditions internes au programme, il n'est pas forcément souhaitable de faire « remonter » ces informations au niveau de l'interface.

La thèse proposée s'attachera à étudier les divers aspects du sur-échantillonnage, tant du point de vue du modèle que de son implémentation. On déterminera par exemple des conditions dans lesquelles des horloges sur-échantillonnées peuvent être comparables, ou au contraire sont suffisamment indépendantes pour qu'il soit possible de générer du code selon des schémas à préciser.

Les études s'appuieront sur l'utilisation du sur-échantillonnage dans le cadre de l'interfaçage synchrone-asynchrone, mais aussi pour la simulation de boucles « while » parallèles, chaque itération correspondant à un instant dans une horloge sur-échantillonnée.