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CEPROP : Compromis Energie et Performance dans les Réseaux Optiques sur Puce

Equipe et encadrants
Département / Equipe: 
DépartementEquipe
Site Web Equipe: 
https://team.inria.fr/cairn/
Directeur de thèse
CHILLET Daniel
Co-directeur(s), co-encadrant(s)
KILLIAN Cédric
Contact(s)
NomAdresse e-mailTéléphone
CHILLET Daniel
daniel.chillet@irisa.fr
0786356124
Sujet de thèse
Descriptif

Contexte

Le développement de nœuds de capteur sans-fil offrant un compromis entre l’autonomie et les performances est un challenge important pour le développement des sociétés numériques de demain. Ce challenge est encore plus critique lorsque ces nœuds sont utilisés comme module de surveillance miniature. En effet, pour ce domaine particulier, le système électronique doit en permanence trouver le meilleur compromis entre la consommation d’énergie et les performances nécessaires à l’application. L’utilisation du concept de machine learning est un atout fort dans ce contexte où la recherche de ce compromis doit être réalisée dynamiquement pour adapter le besoin applicatif à l’environnement dans lequel évolue le système. Cela peut aller d’une détection de mouvement nécessitant peu de puissance de calcul, à la transmission sans fil d’un flux vidéo crypté en cas de détection d’un événement important.

L’obtention d’une forte puissance de calcul est aujourd’hui largement acquise par la multiplication des unités de calcul au sein des architectures multiprocesseurs. La recherche du compromis énergétique peut alors être obtenue par l’intégration de structures de calcul dédiées qui conduit alors à des architectures parallèles et hétérogènes.

Toutefois, ce parallélisme, induit par le nombre d’unités de calcul, associé à l’utilisation du machine learning, génère une forte quantité d’échanges de données pouvant translater la consommation majeure d’énergie sur l’interconnexion entre les unités de traitement. Les réseaux électriques sur puce (Electric Network-on-Chip – NoC) sont des supports de communication matures depuis le début de la décennie [2, 3]. Ils sont basés sur un ensemble de routeurs autonomes et de liens de communication parallèles permettant d’envoyer des données entre une source et une destination sous forme de paquets. Ces réseaux sont efficaces lorsque le nombre de routeurs reste faible, mais ils passent difficilement à l’échelle et ne sont donc pas adaptés pour des architectures où le nombre d’unités de traitement augmente fortement.

Parallèlement à cette solution de réseaux électriques, les nouvelles technologies d’intégration ont permis l’avènement de la photonique sur silicium [4, 5]. Cette dernière a donné naissance à de nouveaux moyens d’interconnexions, dont les NoC optiques (Optical NoC – ONoC) qui présentent des avantages en termes de latence, de coût énergétique de transfert de données, et de densité (débit par cm2). Cette densité est atteinte par l’utilisation du multiplexage par longueur d’onde au sein d’un même guide d’ondes. Cependant, l’utilisation simultanée de plusieurs longueurs d’ondes dans un même tronçon de guide fait apparaître du bruit inter-canaux (inter-longueurs d’ondes). Ce bruit engendre des dégradations des signaux (diminution du rapport signal sur bruit) et conduit à la nécessité d’augmenter la puissance d’émission du signal optique afin de garantir un taux d’erreur de transmission en respect avec les contraintes d’applications. Ce dernier point est bien évidemment antagoniste avec l’objectif initial qui consiste à réduire la consommation d’énergie globale du système.

Le travail de thèse proposé ici consiste alors à adresser cette problématique et à proposer des solutions innovantes basées sur une meilleure gestion de ce média de communication particulier.

Objectifs du projet

L’objectif de cette thèse est de proposer l’utilisation de NoC optique pour une architecture multiprocesseurs hétérogènes supportant, en local, des algorithmes de machine learning afin de réaliser une prise de décision au sein du capteur. La puissance de calcul offerte par l’architecture permet d’envisager le déploiement d’une partie des traitements au sein du capteur plutôt que de rapatrier l’ensemble des informations, sachant que la partie transmission sans fil est coûteuse d’un point de vue énergétique. De plus, l’embarquement d’algorithmes de machine learning pour le contrôle de l’architecture offre une perspective de gestion mieux adaptée aux variations du contexte dans lequel se trouve le capteur.

Pour adresser l’ensemble de ces problématiques, des techniques d’adaptation dynamique permettant à cette interconnexion de s’adapter aux contraintes d’application doivent être développées.

Travail proposé

Les travaux proposés seront décomposés en trois grandes étapes qui sont les suivantes :

  • Etape 1 : Définition et dimensionnement de l’architecture hétérogène devant supporter le traitement des applications ciblées au travers d’un contrôleur utilisant les concepts du machine learning. Cette architecture devra inclure un support de communication ONoC qui sera dimensionné selon les besoins en communication. Ce dimensionnement concernera notamment les paramètres suivants : nombre de guides d’ondes, nombre de longueurs d’ondes, nombre d’interfaces électriques/optiques, etc.
  • Etape 2 : Développement de nouvelles techniques de gestion de l’architecture basées sur les concepts du machine learning. Les techniques développées seront intégrées dans le contrôleur de l’architecture et permettront d’adapter le mode de fonctionnement du ONoC selon les besoins applicatifs. Les différents modes possibles iront de la communication très faible consommation à des communication très hautes performances entre les cœurs de calcul.
  • Etape 3 : Pour mieux répondre au défi énergétique des capteurs disposant d’une capacité de calcul importante, l’adaptabilité de leur architecture sera étendue au placement des tâches. Ce placement sera également géré par le contrôleur via l’utilisation des concepts du machine learning. Le contrôleur pourra donc adapter, selon l’environnement, les traitements à effectuer et configurer les performances de communication supportées par l’ONoC.
Bibliographie
  1. Semiconductor Industry Association. ITRS: International Technology Roadmap for Semiconductors. Online. 2015.
  2. M. S. Abdelfattah, A. Bitar, and V. Betz. “Design and Applications for Embedded Networks-on-Chip on FPGAs”. In: IEEE Transactions on Computers  PP.99 (2016), pp. 1–1.
  3. P. Vivet et al. “A 4 x 4 x 2 Homogeneous Scalable 3D Network-on-Chip CircuitWith 326 MFlit/s 0.66 pJ/b Robust and Fault Tolerant Asynchronous 3D Links”. In: IEEE Journal of Solid-State Circuits  PP.99 (2016), pp. 1–17.
  4. X. Wang et al. “RPNoC: A Ring-Based Packet-Switched Optical Network-on-Chip”. In: IEEE Photonics Technology Letters  27.4 (Feb. 2015), pp. 423–426.
  5. S. Le Beux et al. “Chameleon: Channel efficient Optical Network-on-Chip”. In: 2014 Design, Automation Test in Europe Conference Exhibition (DATE) . Mar. 2014, pp. 1–6.
  6. A. Psarras, J. Lee, I. Seitanidis, C. Nicopoulos and G. Dimitrakopoulos, "PhaseNoC: Versatile Network Traffic Isolation Through TDM-Scheduled Virtual Channels," in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 35, no. 5, pp. 844-857, May 2016.
  7. S. Hesham, J. Rettkowski, D. Goehringer and M. A. Abd El Ghany, "Survey on Real-Time Networks-on-Chip," in IEEE Transactions on Parallel and Distributed Systems, vol. 28, no. 5, pp. 1500-1517, May 1 2017.
Début des travaux: 
Automne 2018
Mots clés: 
Photonique sur silicium, optimisation énergétique, compromis énergie- performance, architectures multi-cœurs hétérogènes, systèmes contraints énergétiquement, systèmes embarqués, interconnexions sur puces
Lieu: 
IRISA - Campus universitaire de Beaulieu, Rennes