Photos de groupe prise un jour de beau temps : 1,
2,
3
9h-9h40 :Tanguy Risset,Patrice Quinton
Ordonnancement
de systèmes Alpha structurés
On
peut en Alpha décrire des systèmes structurés d'équations,
et ordonnancer ces systèmes en respectant leur structure. Dans
cet exposé, on présentera les méthodes qui permettent de le faire, et on donnera une évaluation du gain de temps qu'elles permettent d'obtenir sur l'ordonnancement d'un système mis à plat.
9h40
10hGautam
Gupta
Scanning
a Union of Z-Polyhedra
Scanning
is the term employed to visit every point in a domain in a certain order.
The problem arises in the context of generating code for transformed loop
nests in automated parallelization. We provide a method to scan a union
ofZ-Polyhedra, described by the
intersection of a polyhedra and a lattice, in the lexicographic order of
its points. We hope to show how it improves upon the algorithm of Feautrier.
10h
10h 20Aditya
Gupta
Variations
to the 2-dimensional tiling
Mostcurrent
parallelizing compliers tile only innermost two loops of an n-dimensional
loop while the best known method is to tile
n-dimensionally.
By little variations to the 2-dimensional tiling, we see that reach close
to the n-dimensional tiling. I present
various
strategies for 2-dimensional tiling and their comparison with optimal n-dimensional
tiling.
10h20 10h40 :pause café
10h40
11h :Rahul
Tripathi
(1)
A brief detail of my initial work on Polylib Library. I will explaina little
bit on where the library fits in ALPHA framework
and
what things I did in the library.
(2)
Then I would like to mention the kind of research problems that have been
assigned to me and on which I am currently working.
I
would alsolike to mention any progress
that has been made and any result that I am expecting.
11h 11h40 : Anne Claire Guillou
Interprétation
hardware du temps multi-dimensionnel
Nous nous intéressonsà l'interprétation hardware de programme Alpha0 exprimé avec un ordonnancements multi-dimensionnel.Baséesur les travauxdePaul Feautrier sur les ordonnancementsaffinesune implémentation aété réalisée dans MMAlpha par Tanguy Rissetmais le générateur VHDL ne prend pasencore en comptece type de programmes. Les problèmes liés à l'interprétation de ce type de programme comme la gestion des mémoires ou la générationde contrôle spécifique s'appuie notammment surles travaux de Fabien etde Sanjay surla gestion mémoire.Ces travauxsurordonnancements multi-dimensionnel qui à l'originepermettent detraiterdesproblèmes pourlesquelsil n'existepasd'ordonnancementlinéaire trouvent leursapplications dans la génération deréseaux partitionnés. Nous étudierons notamment l'exemple du produit Matrice-Matrice partitionné.
11h40
12h : Inderaj
Bains
Extensions
to the Code Generator in ALPHA
There
are many prototypes of the Alpha Code generator currently in the distribution.
We would like to incorporate the functionalities of all into a single unified
framework. We would then proceed to provide an implementation for unserialized
reductions and later for subsystems. The immediate implications of these
functionalities would help us get closer to an implementation of an automated
Test
Bench
for the VHDL description we produce from AlpHARD
14h20 14h50 :Katell
Morin-Allory
Méthodes formelles et modèle polyédrique.
Le but est de mettre au point des nouvelles méthodes et outils pour vérifier des spécifications de très haut niveau. On s'attachera
Plus particulièrement a la preuve de propriétés quantifiées universellement ou existentiellement sur des variables booléennes.
Les outils utilises seront la substitution, les méthodes récurrences, le calculateur omega et PVS.
14h50 15h20 : David Cachera, Tanguy Risset
Détermination formelle des largeurs de chemins de données pour les boucles imbriquées
Nous décrivons une méthode pour la détermination symbolique des largeurs de chemins de données dans les implémentations
d'algorithmes contenant des nids de boucles. L'originalité principale de ce travail réside dans le fait qu'il utilise des résultats
de la théorie de l'algèbre(max,+) pour résoudre ce problème pour des nids de boucles paramétrés (c'est à dire des nids
de boucles dans lesquels les bornes des indices dépendent de paramètres qui ne sont pas nécessairement connus statiquement).
Bien qu'ils soient présentés dans le contexte de la méthodologie de synthèse de haut niveau avec Alpha, les résultats
de ce travail peuvent être utilisés dans tout autre environnement de synthèse de haut niveau.
15h20-
15h 40 : David
Cachera
le futur : les pièges à éviter ; les méthodes formelles, un outil d'aide au raffinement ?
15h40 16h : pause café
16h
16h40 :Steven
Derrien,Sanjay Rajopadhye
nous avons obtenus des résultats encourageants (erreur relative moyenne de 12\%)
16h 40 17h10 : Erwan Fabiani
La majorité des méthode de compilation rapide pour circuit FPGA sont basées sur des techniques de floorplanning ou de
placement dirigées par la structure du circuit à implémenter. Ces techniques permettent d'éviter ou de contraindre la phase
de placement usuelle de outils commerciaux, de manière à diminuer le temps requis par cette phase. Cependant, le routage
du circuit est toujours fait de manière globale par le routeur commercial. On peut supposer que, du fait d'un placement structurel,
la phase de routage est plus rapide, mais dans la réalité cela n'est pas toujours vérifié, surtout sous des contraintes de surface
utilisée. On montrera par des expérimentations de placement structurel de réseaux réguliers sur FPGA Xilinx que le temps
de routage est loin d'être négligeable par rapport au temps de placement, et qu'il semble même prendre plus d'importance
avec l'évolution de la technologie. Puis on discutera de la faisabilité d'une réplication du routage pour réduire le temps de routage.
On verra quelles sont les limitations et les possibilités techniques d'une telle méthode, en prenant pour exemple
le FPGA Xilinx Virtex.
19h30 :diner
9h20
9h50h :Daniel
Menard (ENSSAT)
Compilation
pour processeur virgule fixe
9h50 10h20 :Raphael
David (ENSSAT)
Architectures
reconfigurables enfouies
10h20 10h40 :pause café
10h40 11h20:O. Sentieys (ENSSAT)
Circuits
en logique àvaleurs multiples
11h20 12h :X (ENSSAT)
Quelques applications types des télécom mobiles 3G.
12h 14h : déjeuner
14h 14h40 : François Charot
état des lieux d'Armor :place des langages de description d'architectures pour l'exploration architecturale
14h
40 16h : François
Charot and all
Après COSI y a t-il un avenir ?
Systèmes mono-puces et architectures futures des plate-formes programmables
outils logiciels pour la programmation/conception de ces architectures
..
16h : pause
café
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